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高级/资深数字逻辑综合工程师

工作地点:武汉/深圳


任职要求:

1、本科及以上学历

2、熟悉Verilog,3年以上SoC综合和DFT设计经验,熟悉后端流程。

3、熟悉linux开发环境,熟练使用perl/TCL/shell中的一种语言。

4、熟练使用EDA工具,比如DC/PT/ICC。

5、时序分析和收敛能力。

6、至少2款成功流片经验,拥有28nm工艺流片经验者优先

7、有low power/UPF经验者优先



北京办公地址:北京市海淀区上地信息路26号中关村创业大厦822室
武汉办公地址:武汉市洪山区珞喻路95号融科.珞瑜中心1508室


简历投递及咨询请点击:hr@zettastone.com